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　　Intel Core 2 Duo处理器的型号命名法则，将会共用现时用于Yonah核心Intel Core Duo处理器的系统，由一个英文名母配撘四个数字达成，其中E、T、L、U分别代表TDP功耗表现，E代表处理器将超高50W TDP以上，主要针对桌面电脑应用，T代表处理器的TDP表现介乎25W-49W之间，大部份主流的行动电脑处理器均为T系列。L代表低电压版本处理器TDP表现介乎15W-24W，U则为超低电压版本处理器其TDP将低于14W。值得注意的是，针对Athlon 64 FX而推出Core 2 Extreme没有被规范于TDP功耗表现之中并将会以X作代表。不少媒体报导Conroe处理器为Core 2 Duo E系列而把Merom定为Core 2 Duo T系列，但这个说法是错误的........
　联想、海尔、方正、宏基、戴尔、TCL、长城等公司的高层代表出席了发布会

　　按照命名方案，这些台式机和笔记本处理器的名字都是“酷睿2”，过去台式机处理器的内部研发代号是Conroe，笔记本处理器的研发代号是Merom。周四，英特尔发布了五款酷睿2的台式机处理器和五款酷睿2笔记本处理器... [详细][评论]

　　在上海英特尔全新英特尔酷睿2双核处理器发布现场，人们又看到了一个熟悉的品牌，一个熟悉的身影，他就是联想和联想副总裁夏立。在发布现场夏立的话并不多，但所讲的却令人回味... [详细]
关于酷睿2双核处理器
英特尔酷睿2双核处理器家族包括五款专门针对企业、家庭和高端个人用户定制的台式机处理器，以及五款专门为满足移动生活需要而定制的移动处理器。基于英特尔酷睿2双核处理器的工作站还可为设计、数字内容创建以及技术计算等提供业界领先的性能。
　图片传真



　　目前有越来越的处理器的设计方向开始从乱序执行 (OOOE,或者 OOO)转向顺序执行设计，这些设计普遍更多地使用超长指令集，这些设计更依赖于多线程以及对编码器和编辑器的性能。但是酷睿; 微架构的设计仍旧是坚定的传统乱序执行设计思想的体现，可以说将OOOE设计思想的巅峰之作。总体说来，酷睿; 微架构是比NetBurst 微架构或者 Yonah 微架构更宽、更多硬件资源以及更大规模的产品。几乎在酷睿; 微架构流水线上所有的组成部分都被强化设计了：更多的指令解码逻辑单元；更大的乱序指令缓冲空间；更多的保留站入口；更多的指令调度端口；更多的执行硬件；更多的内存缓冲空间等等........



　　Conroe在运行过程功耗控制能力甚至超越单纯移动处理器的Pentium M，为此，Intel为处理器配备了不少先进的功率门控制系统。举例来说，处理器可以在运行中关闭用不到的特定逻辑处理单元，在降低功耗和发热的同时保证不影响性能；同样处理器中的总线模块在不需要使用时也可以转换为低功耗状态。在过去要实现功率门控制非常困难，因为关闭电源和备份时会需要大量功率，而在回升至全功率是，还要保证系统和子系统的响应性。通过这项被英特尔称为......



　　在缓存结构上，酷睿; 微架构仍旧延续了Yonah的共享式二级缓存设计，被称为高级智能高速缓存。我们要了解该设计的优势之前，需要明确目前多数的多核心产品均不能在执行内核之间共享二级高速缓存。这意味着当两个执行内核需要同样的数据时，每个内核均得将数据存储在自身的二级高速缓存上。而且每当一个内核运算改变自己二级缓存的数据时，必须通过FSB和另外一个二级缓存交换变化数据，始终保持一致性，这也大大增加了FSB的流量负担。而共享式二级缓存不同，数据仅需存储在每个内核均可访问的同一个地方，能更加充分利用二级缓存资源。之所以称为智能，是因为在Conroe..........



　　除了内存消歧外，英特尔的智能内存访问还包含增强的预取器。预取器负责提前获得内存的内容，并将其放入处理器的高速缓存中，以备读取。增加从高速缓存而不是内核的装载量将会算短内存延迟并提高性能。为了让数据位于每个执行内核所需要的地方，酷睿; 微架构为每一个以及高速缓存和二级高速缓存均配置两个预取器。这些预取器同时检测多个数据流和大跨度的存取类型。这样就可以在一级高速缓存中“及时”准备待执行的数据。二级高速缓存的预读器可以分析内核的访问情况，确保二级缓存拥有未来潜在需要数据。通过内存消歧和增强型预取器......



　　当Intel决定为Pentium 产品线加入SIMD扩展指令（SSE），用以获得128-bit 矢量处理能力的时候，其结果并不像程序员或者是最终用户想像的那么完美。 SSE以及它们的继任者 (SSE2 and SSE3) 在P6 和PM（Banias）构架上运行都存在两个设计缺陷：在本身的扩展标准上，SSE的主要缺陷是缺少对三操作数指令的支持，这就让它在执行效率和性能上比起PowerPC上的AltiVec 落了下风。在实施硬件设计上，Intel将128-bit 操作硬生生的塞入P6核心的64-bit 数据通路中也大大限制了128-bit SSE 操作的性能发挥。我们知道P6 核心用以传输浮点运算和MMX指令的数据总线只有64bit位宽.......
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